Macrocell array
http://dbpedia.org/resource/Macrocell_array an entity of type: Thing
Programmable logic devices, such as programmable array logic and complex programmable logic devices, typically have a macrocell on every output pin.
rdf:langString
在集成电路设计中，利用宏单元（英語：macrocell，又譯為巨晶元）阵列是特殊應用積體電路的半定制设计途径之一。宏单元是由相对逻辑门抽象级别更高的触发器、算术逻辑单元、硬體暫存器等组成的预定义逻辑功能实现单元。 这些逻辑单元作为一个宏单元整体被安置在硅片上。在制造过程中，工程师需要构建各个预定义单元之间的金属互连线，不同的连线方式可以在更高逻辑层次实现不同的功能。现场可编程逻辑门阵列（FPGA）的可以由宏单元构成。
rdf:langString
una matriz de macrocélulas (en inglés macrocell array) es una aproximación al diseño y fabricación de ASICs (Circuitos integrados de aplicación específica). Esencialmente, es una pequeña mejora sobre las , pero en lugar de ser una matriz prefabricada de puertas lógicas simples, la matriz de macrocélulas es una matriz prefabricada de funciones lógicas de mayor nivel tales como biestables, UALs, registros y similares. Estas funciones lógicas se sitúan en posiciones regulares predefinidas y se fabrican en un , llamado normalmente master slice (rodaja principal). La creación de un circuito con una función específica se completa añadiendo conexiones metálicas a los chips en la master slice en la parte final del proceso de fabricación, permitiendo que la función personalizada del chip sea establ
rdf:langString
Матрица макроячеек (англ. Macrocell array) — подход в разработке и производстве интегральных схем специального назначения (ASIC), при котором значительную часть будущей микросхемы составляют заранее изготовленные матрицы из стандартизированных (хорошо-утилизируемых) единиц — макроячеек.
rdf:langString
rdf:langString
Matriz de macrocélulas
rdf:langString
Macrocell array
rdf:langString
Матрица макроячеек
rdf:langString
宏单元
xsd:integer
1312287
xsd:integer
1055074246
rdf:langString
una matriz de macrocélulas (en inglés macrocell array) es una aproximación al diseño y fabricación de ASICs (Circuitos integrados de aplicación específica). Esencialmente, es una pequeña mejora sobre las , pero en lugar de ser una matriz prefabricada de puertas lógicas simples, la matriz de macrocélulas es una matriz prefabricada de funciones lógicas de mayor nivel tales como biestables, UALs, registros y similares. Estas funciones lógicas se sitúan en posiciones regulares predefinidas y se fabrican en un , llamado normalmente master slice (rodaja principal). La creación de un circuito con una función específica se completa añadiendo conexiones metálicas a los chips en la master slice en la parte final del proceso de fabricación, permitiendo que la función personalizada del chip sea establecida como se desee. Las master slices de las matrices de macrocélulas suelen ser prefabricadas y acumuladas en grandes cantidades sin importar los pedidos de los clientes. La fabricación según las especificaciones de cada cliente puede ser terminada en poco tiempo en comparación con una célula estándar o un diseño totalmente personalizado. La aproximación de la matriz de macrocélulas reduce los costes de las fotomáscaras ya que son necesarias pocas para ser producidas. Además el tiempo necesario para el uso de herramientas de prueba durante la fabricación y los costes se reducen debido a que se pueden utilizar pruebas similares para todas las matrices fabricadas con el mismo tamaño. Algunos inconvenientes son quizás la baja densidad y rendimiento respecto a otras aproximaciones al diseño de ASICs. Sin embargo, este estilo es una aproximación a menudo viable para bajos volúmenes de producción.
rdf:langString
Programmable logic devices, such as programmable array logic and complex programmable logic devices, typically have a macrocell on every output pin.
rdf:langString
Матрица макроячеек (англ. Macrocell array) — подход в разработке и производстве интегральных схем специального назначения (ASIC), при котором значительную часть будущей микросхемы составляют заранее изготовленные матрицы из стандартизированных (хорошо-утилизируемых) единиц — макроячеек. По существу, это следующий небольшой шаг на базе ранее разработанной технологии базового матричного кристалла (англ. gate array), также широко используемой при производстве программируемых логических интегральных схем типа CPLD (PAL), так как вместо заранее подготовленных матриц логических вентилей, матрицы макроячеек, сами состоящие из логических вентилей выполняют логические и другие функции более высокого уровня, такие как триггеры (англ. flip-flop), арифметическо-логические устройства, цифровые регистры и им подобные. Такие матрицы макроячеек (master slice — «базовая часть») размещаются в определенных местах и слоях изготавливаемой полупроводниковой пластины, содержащей чипы будущих микросхем. Для получения конкретной специализированной микросхемы, эти «базовые части» соединяются на следующих этапах технологического процесса обработки пластины металлическими межсоединениями в соответствии с заданными для микросхемы функциями. Базовые наборы матриц из макроячеек обычно размещаются на полупроводниковой пластине в значительном количестве, вне зависимости от требований потенциального заказчика. Поэтому выполнение конкретного заказа на разработку и изготовление интегральной схемы может быть выполнено в более короткие сроки относительно микросхемы с такими же требуемыми функциями, изготавливаемой на базе обычных ячеек, когда применяется полностью специализированный подход(Full custom) к разработке микросхем.В случае использования матрицы макроячеек снижаются расходы на разработку и изготовление набора фотошаблонов для формирования слоёв интегральной схемы, составляющие обычно значительную часть от её стоимости, так как в этом случае требуется меньшее количество специализированных фотошаблонов для её изготовления. Кроме того, снижаются расходы на верификацию и тестирование микросхемы, поскольку те же методы и устройства могут быть использованы для всех матриц макроячеек микросхем, изготавливаемых на полупроводниковой пластине данного типоразмера. К недостаткам метода использования заранее подготовленных матриц макроячеек, относительно других подходов к разработке и изготовлению специализированных по их назначению микросхем, можно отнести меньшую плотность и эффективность использования полупроводниковой пластины. Однако он достаточно эффективен и вполне применим в мелкосерийном производстве.
rdf:langString
在集成电路设计中，利用宏单元（英語：macrocell，又譯為巨晶元）阵列是特殊應用積體電路的半定制设计途径之一。宏单元是由相对逻辑门抽象级别更高的触发器、算术逻辑单元、硬體暫存器等组成的预定义逻辑功能实现单元。 这些逻辑单元作为一个宏单元整体被安置在硅片上。在制造过程中，工程师需要构建各个预定义单元之间的金属互连线，不同的连线方式可以在更高逻辑层次实现不同的功能。现场可编程逻辑门阵列（FPGA）的可以由宏单元构成。
xsd:nonNegativeInteger
2645
