Back-side bus
http://dbpedia.org/resource/Back-side_bus an entity of type: WikicatComputerBuses
In personal computer microprocessor architecture, a back-side bus (BSB), or backside bus, was a computer bus used on early Intel platforms to connect the CPU to CPU cache memory, usually off-die L2. If a design utilizes it along with a front-side bus (FSB), it is said to use a dual-bus architecture, or in Intel's terminology Dual Independent Bus (DIB) architecture. The back-side bus architecture evolved when newer processors like the second-generation Pentium III began to incorporate on-die L2 cache, which at the time was advertised as Advanced Transfer Cache, but Intel continued to refer to the Dual Independent Bus till the end of Pentium III.
rdf:langString
En las computadoras personales de la segunda mitad de la década de 1990, el Back Side Bus (BSB, literalmente “bus trasero”, en contraposición al frontal o FSB) se refiere a la conexión entre un microprocesador y su memoria cache externa, en particular y comúnmente la de segundo nivel o L2 (en inglés, Level 2). Dado que el concepto de BSB vino a complementar al de FSB, las computadoras modernas utilizan una “arquitectura de bus dual” o, en la nomenclatura de Intel, Dual Independent Bus (DIB)..
rdf:langString
Na arquitetura de microprocessadores, o Backside bus (ou barramento traseiro) era um barramento de computador usado nas primeiras plataformas Intel para conectar a CPU à memória cache da CPU - geralmente na cache L2 nos processadores que o têm embutido. Se um projeto o utiliza junto com um barramento frontal, é considerado parte de uma arquitetura de barramento duplo ou, na terminologia da Intel, arquitetura Dual Independent Bus. A arquitetura de backside bus foi descontinuada quando os processadores mais novos começaram a incorporar cache L2.
rdf:langString
后端总线（BSB，Back Side Bus）：带有L2和L3缓存（Cache）的计算机中，负责中央处理器和（经常为第二级缓存）之间的数据传递的数据通道。后端总线传输速率总是高于前端总线。用于处理缓存数据的后端总线实际上是以CPU时钟速度运行。在在90年代中期，后端总线曾是保持数据移动的重要路径。Intel公司的Pentium II和Pentium Pro都使用所谓的芯片外缓存，与保存在传统内存中的数据相比，这类缓存将经常使用的数据靠近（在访问数据所需的距离和时间上）主处理单元保存。连线将CPU连接到第二级（L2）缓存资源并以CPU时钟速度在CPU与L2缓存之间交换数据。AMD公司此后也开始采用同样的战略。
rdf:langString
Back side bus (BSB) — шина кэш-памяти второго уровня в процессорах с двойной независимой шиной (англ. DIB — dual independed bus). Для связи с контроллером памяти предназначена FSB (front side bus), работающая в качестве магистрального канала между процессором и чипсетом. К процессорам, имеющим архитектуру DIB, относятся:
rdf:langString
Back-side bus (BSB) — шина кеш-пам'яті другого рівня в процесорах з подвійною незалежною шиною (англ. DIB - dual independed bus). Для зв'язку з контролером пам'яті призначена FSB (front-side bus), що працює як магістральний канал між процесором і чипсетом. До процесорів на архітектурі DIB відносяться: та ін.
rdf:langString
rdf:langString
Back-side bus
rdf:langString
Bus trasero
rdf:langString
Backside bus
rdf:langString
Back side bus
rdf:langString
後端匯流排
rdf:langString
Back-side bus
xsd:integer
339045
xsd:integer
1099435689
rdf:langString
July 2022
rdf:langString
What is "on-chip FSB" and how does it differ from "off-chip FSB"? Aren't all FSBs made for off-chip communicatio?
rdf:langString
In personal computer microprocessor architecture, a back-side bus (BSB), or backside bus, was a computer bus used on early Intel platforms to connect the CPU to CPU cache memory, usually off-die L2. If a design utilizes it along with a front-side bus (FSB), it is said to use a dual-bus architecture, or in Intel's terminology Dual Independent Bus (DIB) architecture. The back-side bus architecture evolved when newer processors like the second-generation Pentium III began to incorporate on-die L2 cache, which at the time was advertised as Advanced Transfer Cache, but Intel continued to refer to the Dual Independent Bus till the end of Pentium III.
rdf:langString
En las computadoras personales de la segunda mitad de la década de 1990, el Back Side Bus (BSB, literalmente “bus trasero”, en contraposición al frontal o FSB) se refiere a la conexión entre un microprocesador y su memoria cache externa, en particular y comúnmente la de segundo nivel o L2 (en inglés, Level 2). Dado que el concepto de BSB vino a complementar al de FSB, las computadoras modernas utilizan una “arquitectura de bus dual” o, en la nomenclatura de Intel, Dual Independent Bus (DIB)..
rdf:langString
Back side bus (BSB) — шина кэш-памяти второго уровня в процессорах с двойной независимой шиной (англ. DIB — dual independed bus). Для связи с контроллером памяти предназначена FSB (front side bus), работающая в качестве магистрального канала между процессором и чипсетом. К процессорам, имеющим архитектуру DIB, относятся:
* Intel Pentium Pro — 64-битная BSB;
* Intel Pentium II — 64-битная BSB (внешний кэш L2);
* Intel Pentium III — 64 бит + 8 бит ECC (внешний кэш L2) или 256 бит + 32 бит ECC;
* Intel Pentium 4 — 256 бит + 32 бит ECC;
* Intel Core — 256 бит + 32 бит ECC;
* AMD Athlon — 64 бит + 8 бит ECC:
* AMD Athlon 64 — 128 бит + 16 бит ECC (у процессоров семейства K8 контроллер памяти встроен в процессор, связь с чипсетом осуществляется по шине HyperTransport);
* и др.
rdf:langString
Na arquitetura de microprocessadores, o Backside bus (ou barramento traseiro) era um barramento de computador usado nas primeiras plataformas Intel para conectar a CPU à memória cache da CPU - geralmente na cache L2 nos processadores que o têm embutido. Se um projeto o utiliza junto com um barramento frontal, é considerado parte de uma arquitetura de barramento duplo ou, na terminologia da Intel, arquitetura Dual Independent Bus. A arquitetura de backside bus foi descontinuada quando os processadores mais novos começaram a incorporar cache L2.
rdf:langString
Back-side bus (BSB) — шина кеш-пам'яті другого рівня в процесорах з подвійною незалежною шиною (англ. DIB - dual independed bus). Для зв'язку з контролером пам'яті призначена FSB (front-side bus), що працює як магістральний канал між процесором і чипсетом. До процесорів на архітектурі DIB відносяться:
* Intel Pentium Pro — 64-бітна BSB;
* Intel Pentium II — 64-бітна BSB (зовнішній кеш L2);
* Intel Pentium III — 64 біт + 8 біт ECC (зовнішній кеш L2) або 256 біт + 32 біт ECC;
* Intel Pentium 4 — 256 біт + 32 біт ECC;
* Intel Core — 256 біт + 32 біт ECC;
* AMD Athlon — 64 біт + 8 біт ECC:
* AMD Athlon 64 — 128 біт + 16 біт ECC (у процесорів сімейства K8 контролер пам'яті вбудований в процесор, зв'язок з чипсетом здійснюється по шині HyperTransport); та ін.
rdf:langString
后端总线（BSB，Back Side Bus）：带有L2和L3缓存（Cache）的计算机中，负责中央处理器和（经常为第二级缓存）之间的数据传递的数据通道。后端总线传输速率总是高于前端总线。用于处理缓存数据的后端总线实际上是以CPU时钟速度运行。在在90年代中期，后端总线曾是保持数据移动的重要路径。Intel公司的Pentium II和Pentium Pro都使用所谓的芯片外缓存，与保存在传统内存中的数据相比，这类缓存将经常使用的数据靠近（在访问数据所需的距离和时间上）主处理单元保存。连线将CPU连接到第二级（L2）缓存资源并以CPU时钟速度在CPU与L2缓存之间交换数据。AMD公司此后也开始采用同样的战略。
xsd:nonNegativeInteger
4108
