Asynchronous array of simple processors
http://dbpedia.org/resource/Asynchronous_array_of_simple_processors an entity of type: Abstraction100002137
وهي دارات تستخدم قلابات لتأمين تأخير زمني ما بين التغيرات في المستويات المنطقية على خطوط الحالة التالية والتغيرات الموافقة التالية على خطوط الحالة الراهنة. - يبين الشكل (1)ا البنية المنطقية لدارة تتابعية غير متزامنة: فالتغيرات على خطوط المدخلX0,X1,…,Xn-1)) تحدث عادة عند حافة القدح للساعة وتستجيب لذلك مباشرة خطوط الحالة التالية (Y0,Y1,…,Yk-1). ولكن التغيرات الموافقة على خطوط الحالة الراهنة (y0,y1,….,yk-1)) تؤخر حتى ورود الحافة القادحة التالية للساعة.توحي هذه الوقائع بأن البنية المبينة بالشكل(2) يمكن أيضا أن تمثل الدارة التتابعية.
rdf:langString
The asynchronous array of simple processors (AsAP) architecture comprises a 2-D array of reduced complexity programmable processors with small scratchpad memories interconnected by a reconfigurable mesh network. AsAP was developed by researchers in the VLSI Computation Laboratory (VCL) at the University of California, Davis and achieves high performance and energy-efficiency, while using a relatively small circuit area. It was made in 2006.
rdf:langString
rdf:langString
الدارات التتابعية غير المتواقتة
rdf:langString
Asynchronous array of simple processors
xsd:integer
6326334
xsd:integer
1123351029
rdf:langString
وهي دارات تستخدم قلابات لتأمين تأخير زمني ما بين التغيرات في المستويات المنطقية على خطوط الحالة التالية والتغيرات الموافقة التالية على خطوط الحالة الراهنة. - يبين الشكل (1)ا البنية المنطقية لدارة تتابعية غير متزامنة: فالتغيرات على خطوط المدخلX0,X1,…,Xn-1)) تحدث عادة عند حافة القدح للساعة وتستجيب لذلك مباشرة خطوط الحالة التالية (Y0,Y1,…,Yk-1). ولكن التغيرات الموافقة على خطوط الحالة الراهنة (y0,y1,….,yk-1)) تؤخر حتى ورود الحافة القادحة التالية للساعة.توحي هذه الوقائع بأن البنية المبينة بالشكل(2) يمكن أيضا أن تمثل الدارة التتابعية. وفي هذه البنية تم استبدال القلابات مكونات إلكترونية للتأخير، وهذا التأخير هو من النوع الذي ينتج أثناء إرسال إشارة كهربائية عبر سلك أو عبر بوابة منطقية أو سلسلة من البوابات. إن الفرق الأساسي ما بين التأخير الناتج في الشكل (1) والشكل(2) هو أن التأخير في الحالة الثانية محدد بشكل كامل بواسطة عنصر التأخير نفسه وليس بواسطة عامل خارجي مثل إشارة الساعة وعمليا يتضح أن عناصر التأخير المبينة في الشكل(2) لا توضع في الدارة بشكل مخصوص وانما تمثل للبوابات المشكلة للقسم المنطقي للنظام.عندما يكون النظام في الشكل (1) مستقراً في إحدى الحالات يمكن ان تكون المداخل(y0,y1,….,yk-1) مختلفة عن المخارج المنطقية (Y0,Y1,…..,Yk-1) بينما في النظام المبين في الشكل(2) يجب أن تكون مماثلة للمخارج المنطقية في مثل هذه الحالة.مع ذلك فإن تغير الخطوط (Y0,Y1,….,Yk-1) استجابة للتغير في خطوط الدخل(X0,X1,…,Xk-1) سوف يؤدي إلى اختلاف الخطوط (Y)عن الخطوط (y)على الأقل خلال زمن التأخير.وبما أن هذا الاختلاف مرحلي ولفترة لا يمكن التحكم بها خارجياً هناك اعتراض من البعض على تسمية هذه المتحولات بمتحولات الحالة التالية والحالة الراهنة. وعوضاً عن ذلك يطلق غالباً على ال((Yاسم متحولات التحريض (Excitation)بينما يطلق على ال(y)اسم المتحولات الثانوية.(Secondary)يمكن أن تحتوي الدارة التتابعية المبينة في الشكل (1) والمستخدمة ل(k) قلاب و(k) خط حالة على 2^k)) حالة مستقلة. بالمقابل يمكن التوقع بأن دارة الشكل(2) المستخدمة لعناصر التأخير ستحتوي على (2^k) حالة أيضاً.تسمى الدارات التتابعية المستخدمة للقلابات المزودة بساعة ب ((Synchrnous systems)) وبالمقابل تسمى الدارات المستخدمة لعناصر التأخير بالأنظمة غير المتزامنة.وتاريخياً ظهرت الدارات غير المتزامنة قبل الدارات المتزامنة.ومع ذلك فإن الدارات المتزامنة أكثر انتشاراً وذلك لسهولة تصميمها وعدم اعتمادها على زمن تأخير الانتشار المتغير والغير معروف مسبقاً. تستخدم الدارات الغير متزامنة حالياً في مجالات محدودة فقط.
rdf:langString
The asynchronous array of simple processors (AsAP) architecture comprises a 2-D array of reduced complexity programmable processors with small scratchpad memories interconnected by a reconfigurable mesh network. AsAP was developed by researchers in the VLSI Computation Laboratory (VCL) at the University of California, Davis and achieves high performance and energy-efficiency, while using a relatively small circuit area. It was made in 2006. AsAP processors are well suited for implementation in future fabrication technologies, and are clocked in a globally asynchronous locally synchronous (GALS) fashion. Individual oscillators fully halt (leakage only) in 9 cycles when there is no work to do, and restart at full speed in less than one cycle after work is available. The chip requires no crystal oscillators, phase-locked loops, delay-locked loops, global clock signal, or any global frequency or phase-related signals whatsoever. The multi-processor architecture efficiently makes use of task-level parallelism in many complex DSP applications, and also efficiently computes many large tasks using fine-grained parallelism.
xsd:nonNegativeInteger
10555
